因PCB高速問(wèn)題而產(chǎn)生的信號(hào)過(guò)沖、下沖、反射、振鈴、串?dāng)_等，系統(tǒng)正常時(shí)序受嚴(yán)重影響，系統(tǒng)時(shí)序余量的減少迫使人們關(guān)注影響數(shù)字波形時(shí)序和質(zhì)量的各種現(xiàn)象。由于速度的提高使時(shí)序變得更苛刻，無(wú)論對(duì)系統(tǒng)原理多么熟悉，任何忽略和簡(jiǎn)化都可能給系統(tǒng)帶來(lái)不良影響。在PCB高速設(shè)計(jì)中時(shí)序問(wèn)題是至關(guān)重要的，本文將著重討論高速設(shè)計(jì)中時(shí)序分析及仿真策略。
公共時(shí)鐘同步的時(shí)序分析及仿真
在高速數(shù)字電路中，數(shù)據(jù)的傳輸一般都通過(guò)時(shí)鐘對(duì)數(shù)據(jù)信號(hào)進(jìn)行有序的收發(fā)控制。芯片只能按規(guī)定的時(shí)序發(fā)送和接收數(shù)據(jù)，過(guò)長(zhǎng)的信號(hào)延遲或信號(hào)延時(shí)匹配不當(dāng)都可能導(dǎo)致信號(hào)時(shí)序的違背和功能混亂。在低速系統(tǒng)中，互連延遲和振鈴等現(xiàn)象都可忽略不計(jì)，因?yàn)樵谶@種低速系統(tǒng)中信號(hào)有足夠的時(shí)間達(dá)到穩(wěn)定狀態(tài)。但在高速系統(tǒng)中，邊沿速率加快、系統(tǒng)時(shí)鐘速率上升，信號(hào)在器件之間的傳輸時(shí)間以及同步準(zhǔn)備時(shí)間都縮短，傳輸線上的等效電容、電感也會(huì)對(duì)信號(hào)的數(shù)字轉(zhuǎn)換產(chǎn)生延遲和畸變，再加上信號(hào)延時(shí)不匹配等因素，都會(huì)影響芯片的建立和保持時(shí)間，導(dǎo)致芯片無(wú)法正確收發(fā)數(shù)據(jù)、系統(tǒng)無(wú)法正常工作。
所謂公共時(shí)鐘同步，是指在數(shù)據(jù)的傳輸過(guò)程中，總線上的驅(qū)動(dòng)端和接收端共享同一個(gè)時(shí)鐘源，在同一個(gè)時(shí)鐘緩沖器(CLOCK BUFFER)發(fā)出同相時(shí)鐘的作用下，完成數(shù)據(jù)的發(fā)送和接收。圖1所示為一個(gè)典型的公共時(shí)鐘同步數(shù)據(jù)收發(fā)工作示意圖。圖1中，晶振CRYSTAL產(chǎn)生輸出信號(hào)CLK_IN到達(dá)時(shí)鐘分配器CLOCK BUFFER，經(jīng)CLOCK BUFFER分配緩沖后發(fā)出兩路同相時(shí)鐘，一路是CLKB，用于DRIVER的數(shù)據(jù)輸出；另一路是CLKA，用于采樣鎖存由DRIVER發(fā)往RECEIVER的數(shù)據(jù)。時(shí)鐘CLKB經(jīng)Tflt_CLKB一段飛行時(shí)間(FLIGHT TIME)后到達(dá)DRIVER，DRIVER內(nèi)部數(shù)據(jù)由CLKB鎖存經(jīng)過(guò)TCO_DATA時(shí)間后出現(xiàn)在DRIVER的輸出端口上，輸出的數(shù)據(jù)然后再經(jīng)過(guò)一段飛行時(shí)間Tflt_DATA到達(dá)RECEIVER的輸入端口；在RECEIVER的輸入端口上，利用CLOCK BUFFER產(chǎn)生的另一個(gè)時(shí)鐘CLKA(經(jīng)過(guò)的延時(shí)就是CLKA時(shí)鐘飛行時(shí)間，即Tflt_CLKA)采樣鎖存這批來(lái)自DRIVER的數(shù)據(jù)，從而完成COMMON CLOCK一個(gè)時(shí)鐘周期的數(shù)據(jù)傳送過(guò)程。
以上過(guò)程表明，到達(dá)RECEIVER的數(shù)據(jù)是利用時(shí)鐘下一個(gè)周期的上升沿采樣的，據(jù)此可得到數(shù)據(jù)傳送所應(yīng)滿足的兩個(gè)必要條件：①RECEIVER輸入端的數(shù)據(jù)一般都有所要求的建立時(shí)間Tsetup，它表示數(shù)據(jù)有效必須先于時(shí)鐘有效的最小時(shí)間值，數(shù)據(jù)信號(hào)到達(dá)輸入端的時(shí)間應(yīng)該足夠早于時(shí)鐘信號(hào)，由此可得出建立時(shí)間所滿足的不等式；②為了成功地將數(shù)據(jù)鎖存到器件內(nèi)部，數(shù)據(jù)信號(hào)必須在接收芯片的輸入端保持足夠長(zhǎng)時(shí)間有效以確保信號(hào)正確無(wú)誤地被時(shí)鐘采樣鎖存，這段時(shí)間稱為保持時(shí)間，CLKA的延時(shí)必須小于數(shù)據(jù)的無(wú)效時(shí)間(INVALID)，由此可得出保持時(shí)間所滿足的不等式。
